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华力发布自主开发的55nm超低功耗平台标准单元库

发布时间: 2018-01-30

近日,华力对外正式发布自主开发的基于55nm超低功耗平台(以下简称:“55nm ULP)标准单元库,该库包含完整的功能、时序、修复和POKPower optimization kits)等累计1800个单元,选用RVTHVTEHVT不同MOS类型的组合以满足多样化设计的需求。0.9+/-10%V超低工作电压、7 Track1层金属布线,为低功耗产品的研发提供了不可多得的先天优越性。

除了常规的逻辑、时序、运算单元、混合逻辑单元、ECO单元等,华力自主开发的这套库亦包含了完整的POK单元(全称: Power Optimization Kit),提供给设计者优化芯片的静态功耗和动态功耗。包括:Power gating switch cellLevel shifterIsolation cellRetention Flip-flopAlways on cell。整套单元库的时序和功耗进行了精确的表征,全部数据完全符合工业标准,提供了SymbolLEFVerilogVhdlLiberty等设计文件,支持主流的集成电路设计流程,可与业界主流EDA工具无缝衔接。

 

 

值得一提的是华力的55nm ULP工艺曾在2017年度的第五届中国电子信息博览会(CITE 2017)获评为“2017CITE创新产品和应用金奖”,此工艺非常适合目前物联网相关产品,例如无线互联产品、NB-IoTNarrow Band IoT)产品和可穿戴设备,广受业界认可。55nm ULP工艺在华力目前稳定成熟的55纳米低功耗工艺平台基础上,通过一系列的工艺改变与器件性能提升,再加上此次自主开发的55nm ULP平台标准单元库以及后端先进的封装测试,可进一步降低漏电,提升芯片整体性能,帮助客户的产品提升市场竞争力。

 

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